Descripción

Este es un curso que enseña las herramientas y desarrolla las destrezas para el análisis y diseño de circuitos digitales combinacionales y secuenciales, así como la herramienta de descripción de hardware Verilog.

Contenidos

1. INTRODUCCION GENERAL A LOS SISTEMAS DIGITALES.
   1. Señales analógicas y contenido de información en las señales.
   2. Muestreo de señales analógicas y retención. Teorema de muestreo (frecuencia de muestreo).
   3. Cuantización de señales muestreadas, error de cuantización, resolución y exactitud.
   4. Conversión A/D de tres pasos: Muestreo y retención, Cuantización y Codificación.
   5. Elementos binarios: bit, Palabra, Byte y nibble.
2. SISTEMAS DE NUMERACION Y CODIGOS DIGITALES.
   1. Concepto de Sistemas de Numeración Posicionales y no Sistema de numeración decimal.
   2. Teoremas y herramientas para el cambio de base numérica.
   3. Operaciones aritméticas en bases distintas de la base 10.
   4. Representación de números con Signo más magnitud y complemento de base.
   5. Operaciones de suma y resta en complemento de Reglas de suma y resta de números con signo. Rebase y acarreo.
   6. Concepto de Códigos Ejemplos de códigos binarios: BCD, Octal, hexadecimal, ASCII. Operación de suma en BCD.
   7. Ejemplos de conversión analógica a digital para números binarios con y sin signo.
3. ALGEBRA DE CONMUTACION.
   1. Conectivas lógicas y funciones lógicas.
   2. Algebra de Conmutación:
      1. Proposiciones elementales: complemento, elemento 0, elemento 1, Idempotencia.
      2. Leyes fundamentales: asociativa, conmutativa, distributiva, Teorema de De Morgan.
   3. Reducción de expresiones Booleanas por manipulación algebraica.
   4. Otras conectivas lógicas que son un conjunto completo en sí mismas: NOO, NOY.
   5. Representaciones alternas de las conectivas Y, O y NO con conectivas NOY y NOO.
4. MAPA DE KARNAUGH Y REDES ITERATIVAS.
   1. Descomposición de una función lógica en mintérminos y maxtérminos.
   2. Las 8 formas estándar para una función lógica. Importancia de representar una función lógica con diferentes conjuntos de conectivas. Procedimientos para determinar las 8 formas estándar.
   3. Construcción y propiedades del mapa de Karnaugh. Algebra de conjuntos y su isomorfismo con el algebra de Boole. Del diagrama de Venn al mapa de Karnaugh. Mapas de Karnaugh de 2, 3 y 4 variables.
   4. Concepto de implicante, implicantes primos, implicantes esenciales.
   5. Definición de función mínima.
   6. Minimización de funciones Booleanas empleando el mapa de Karnaugh.
   7. Mapas de karnaugh de 5 variables. Minimización de funciones de 5 variables.
   8. Funciones parcialmente especificadas: condiciones “no importa” y no pueden ocurrir.
   9. Las ocho formas estándar mínimas.
   10. Diseño de redes iterativas basadas en el concepto de propagación de estado y tablas de transición de Desarrollo de ejemplos de redes iterativas.
5. TEMAS AVANZADOS EN CIRCUITOS COMBINACIONALES.
   1. Mapas de dimensión reducida: Mapas de una variable ingresada para funciones completamente especificadas. Metodología para obtener su función mínima.
   2. Mapas de más de una variable ingresada para funciones completamente especificadas. Metodología para obtener su función mínima.
   3. Mapas de una ingresada para funciones parcialmente especificadas. Metodología para obtener su función mínima.
   4. Mapas de más de una variable ingresada para funciones parcialmente especificadas. Metodología para obtener su función mínima.
   5. Unidad lógica combinacional: Diseño de Multiplexores
   6. Realización de funciones lógicas con multiplexores.
   7. Mapas de variable ingresada y funciones de N variables con Multiplexores: i) 2^{N} X 1, ii) 2^{N-1} X 1, iii) 2^{N-2}X 1.
   8. Árboles de multiplexores (Realización en N niveles de multiplexación).
6. FLIP-FLOPS.
   1. Biestable R-S con compuertas NOO y NOY
   2. Descripción funcional de los biestables RS por medio de diagramas de tiempo.
   3. Biestrables RS con habilitador de entrada. Latch tipo D transparente.
   4. Flip-Flops RS; Flip-Flop tipo D Maestro-Esclavo, Flip-Flops JK maestro-esclavo; Flip-flop T, disparados por transición y por pulso. Ejemplo de análisis de la operación de Flip-Flops utilizando diagramas de tiempo.
   5. Metaestabilidad: Causas y efectos.
   6. Ejemplo de diseño con FF:
      1. Contadores de Topología y operación. Análisis de espigas de decodificación en contadores asincrónicos.
      2. Contadores sincrónicos serie y paralelo.
   7. Concepto de restablecimiento al encendido (estado de partida)
   8. Desarrollo de los diagramas de tiempo partiendo del diagrama topológico de un circuito secuencial.
7. MAQUINAS DE ESTADO
   1. Introducción a Máquinas de estado.
   2. Representación de máquinas de estados: Tablas de estado, diagramas de estado, diagramas de estado algorítmico (ASM).
   3. Máquinas en modo de reloj (máquinas sincrónicas).
   4. Estructura de las máquinas de estado sincrónicas: memoria de estado, lógica combinacional de próximo estado, lógica combinacional de salidas. 
   5. Ciclos de temporización en las máquinas de estados sincrónicas. Temporización de transición de estado, temporización de Definición de salidas de Moore y salidas de Mealy.
   6. Pasos en el diseño de una máquina secuencial: Definición, descripción, evaluación, síntesis y prueba.
   7. Primera etapa de diseño: Definición, descripción y evaluación: Ejemplo de semáforo peatonal. 
   8. Eliminación de estados redundantes: método de las particiones.
   9. Segunda etapa de diseño: Síntesis y prueba.
      1. Proceso de síntesis de una máquina de estado.
      2. Estructura de las máquinas de
      3. Determinación de la función de cálculo próximo estado para transición incondicional y condicional.
      4. Determinación de la función de cálculo de salidas de Moore y de Mealy.
      5. Determinación del tipo de flip-flop y su relación con la asignación de estados.
      6. Modos de activación y formas de acondicionamiento de salidas tanto de Moore como de Mealy.
      7. Metodología para la construcción de diagramas de tiempo de máquinas sincrónicas partiendo de su descripción ASM.
      8. Síntesis de máquinas clase 2: contadores sincrónicos y secuenciadores.
      9. Síntesis de máquinas clase 1.
      10. Ejemplos de diseño de máquinas clase 3 y 4.
8. VERILOG HDL
   1. Reseña histórica de los lenguajes de descripción de hardware.
   2. Objetivos de los HDL: Simulación y Síntesis.
   3. Lenguajes de programación y POO
   4. Verilog HDL: Módulos
   5. Convenciones de Léxico en Verilog
   6. Estructuras de Datos en Verilog
   7. Modelado por Flujo de Datos: RTL
   8. El compilador iverilog (ejemplos de compilación de módulos)
   9. System Task y System Functions en Verilog
   10. Módulos de Pruebas en Verilog
   11. Simulación de Resultados en terminal: vvp runtime engine
   12. Archivos de resultados: system tasks dumpfile y dumpvars
   13. Visor de formas de onda gtkwave.
   14. Modelado Estructural
       1. Descripción por Modelado Estructural
       2. Diseño Jerárquico.
       3. Formas de descripción en Modelado Estructural.
       4. Instanciación por descripción posicional: el sumador completo
       5. Instanciación por descripción nombrada: el sumador completo.
       6. Descripción estructural del multiplexor.
   15. Diseño secuencial en Verilog
       1. Sentencia Always y If-Then-Else
       2. Asignaciones de bloqueo y de no bloqueo.
       3. Flip-Flops, Registros y Latches
       4. Sentencia Case
   16. Descripción de Máquinas de Estado Sincrónicas.
   17. Módulos de Prueba y Simulación de Máquinas de Estado Sincrónicas.

Competencias

N/A