Universidad de Costa Rica

IE0523 Circuitos Digitales II

Créditos:
3
Departamento:
Automática
Curso:
Troncal
Tipo:
0 - Teórico
Horas:
4h: 3h T, 0h L, 1h P, 0h T/P

Descripción

Bimodal. La plataforma virtual Metics será utilizada para poner a disposición del estudiante todos los documentos relevantes para el curso. Desde los documentos administrativos como esta carta al estudiante, los enunciados de tareas y proyectos, así como material de referencia y cualquier otro documento que se considere pertinente. De la misma forma, los trabajos y tareas desarrollados por los estudiantes deberán entregarse a través de la plataforma virtual en las fechas indicadas. La plataforma virtual NO sustituye, en ningún caso, las clases presenciales programadas según el horario establecido.

Contenidos

Semana Temas Entregas / Material de Trabajo
1 Perspectiva histórica del diseño de sistemas digitales
  • Problemas relacionados al diseño de sistemas grandes:
    • Planeamiento
    • Necesidad de trabajo en equipo.
    • Complejidad de diseño: muchos detalles, escala.
    • Complejidad en la verificación/validación.
  • Historia (Mapas de Karnaugh, Quine-McClusky,
    Espresso, SIS, MVSIS, ABC, Yosys)
  • Jerarquía de diseño / Niveles de descripción

Martes:

  • Profesor entrega Tarea #1

Viernes:

  • Estudiantes entregan Tarea #1
  • Profesor entrega Tarea #2
  • Profesor da especificaciones Proy#0
2

Descripción conductual del circuito digital

  • Introducción a un lenguaje de descripción de hardware (HDL).
  • Estructura de Verilog: módulos, procesos
    concurrentes, alambres y registros.
  • Temporización básica.
  • Conceptos de elaboración de pruebas

Viernes:

  • Estudiantes entregan Tarea #2
  • Profesor entrega Tarea #3
3

Construcción de una biblioteca de componentes

  • Restricciones al diseño: frecuencia máxima, consumo de energía, y costo.
  • Parámetros temporales: t pdh , t pdl , t cdh , t cdl , t setup , t hold
  • Código de instrumentación.
  • Simulación de dispositivos con parámetros
    temporales y consumo de energía.

Viernes:

  • Estudiantes entregan Tarea #3
  • Profesor entrega Tarea #4
4

Síntesis manual del circuito

  • Estrategias de diseño: top-down, bottom-up
  • Diseño manual de un sistema digital.
  • Descripción lógica genérica y mapeo de tecnología.
  • Segmentación del diseño
  • Descripción estructural del diseño en Verilog
  • Más Verificación/validación: el modelo de referencia
  • Estimación de frecuencia máxima de operación,
    consumo de potencia y costo del diseño.

 

Viernes:

  • Estudiantes entregan Tarea #4
  • Profesor entrega Tarea #5
5

 Síntesis automática del circuito

  • Uso de herramientas de síntesis automáticas
  • Limitaciones de la síntesis automática.
  • Descripción lógica genérica y mapeo de tecnología.
  • Descripción estructural del diseño en Verilog
  • Estimación de frecuencia máxima de operación,
    consumo de potencia y costo del diseño.
  • Comparación con el diseño sintetizado manualmente.

Viernes:

  • Estudiantes entregan Tarea #5
  • Estudiantes presentan los resultados
    del Proy#0 (Parte 1)
  • Profesor da especificaciones Proy#1
6

 Elaboración de Pruebas

  • Modelado de Fallas: funcionales, atado-a (stuck-at) y de puente
  • Pruebas funcionales. Construcción del verificador en el banco de pruebas.
  • Pruebas estructurales para circuitos combinacionales.

 Viernes:

  • Estudiantes presentan los resultados del Proy#0 (Parte 2)
  • Estudiantes hacen la presentación de la propuesta de diseño del Proy#1. Ver [1] abajo.
7

 Elaboración de Pruebas

  • Introducción a DFT, “design for testability”.
  • Conceptos de observabilidad y controlabilidad.
  • Metodología del “Scan Path”.
  • Inclusión del “Scan Path” a la descripción estructural

Viernes:

  • Estudiantes hacen la presentación dede avance #1 del Proy#1. Ver [2] abajo.
8

 Comunicación entre subsistemas

  • Comunicación unidireccional y bidireccional
  • Comunicación Sincrónica y Asincrónica
  • Comunicación Serial y Paralelo
  • Codificación de los datos
  • Ejemplos de estándares: RS-232, PCIe, USB, DDR,
    etc.

 Viernes:

  • Estudiantes hacen la presentación de
    de avance #2 del Proy#1. Ver [2]
    abajo.
9

 Tecnología: Niveles de integración y dispositivos

  • Sistemas Complejos
  • Partición Funcional de Sistemas Complejos
  • Estrategias top-down y bottom-up
  • Escalas de integración: SSI, MSI, LSI, VLSI, SOC
  • Balance entre Hardware y Software / Niveles de
    Paralelismo
  • Dispositivos Especiales: muxes, sumadores,
    memorias, microprocesadores, FPGAs, PLDs,
    ASICs, dispositivos de interfaz con señales
    analógicas.

Viernes:

  • Estudiantes hacen la presentación de
    de avance #3 del Proy#1. Ver [2]
    abajo.
10

 Tecnología: Niveles de integración y dispositivos

  • FPGAs
  • Memorias Dinámicas

Martes:

  • Profesor da especificaciones Proy#2

 Viernes:

  • Estudiantes hacen la presentación final
    del Proy#1
11

 Descripción de sistemas digitales usando RTL

  • Algoritmos y RTL: Similitudes entre un programa y
    la transferencia entre registros.
  • Alternativas de solución: Software vs. Hardware
  • Notación RTL
  • Partición Ruta de Datos (Data Path) y Control

 Viernes:

  • Estudiantes hacen la presentación de la propuesta de diseño del Proy#2. Ver [1] abajo.
12

 Descripción de sistemas digitales usando RTL

  • Mapeo de algoritmos a un ruta de datos y control
  • Tabla de Transferencias entre Registros
  • Transferencias incondicionales
  • Transferencias condicionales

 Viernes:

  • Estudiantes hacen la presentación de
    de avance #1 del Proy#2. Ver [2]
    abajo.
13

 Descripción de sistemas digitales usando RTL

  • Esquemas de secuenciamiento con flip flops y
    latches:
    • Reloj de una fase
    • Reloj de dos fases
    • Reloj de pulsos

 Viernes:

  • Estudiantes hacen la presentación de
    de avance #2 del Proy#2. Ver [2]
    abajo.
14

 Descripción de sistemas digitales usando RTL

  • Controladores: 1 ff/estado (one-hot), Richards, y
    microprogramado
    • Velocidad de los controladores
    • Saltos unidimensionales vs saltos
      multidimensionales
    • Flexibilidad en la modificación de algoritmos
  • Paralelismo via entubamiento (Pipeline)

 Viernes:

  • Estudiantes hacen la presentación de
    de avance #3 del Proy#2. Ver [2]
    abajo.
  • Profesor entrega Tarea #6(controladores y pipeline)
15

 Descripción de sistemas digitales usando RTL

  • Aprovechamiento de recursos en la ruta de datos
    • Recursos independientes vs recursos compartidos
    • Compromiso entre reducción de recursos y
      velocidad del sistema

 Viernes:

  • Estudiantes hacen la presentación final
    del Proy#2
16

 Descripción de sistemas digitales usando RTL

  • Comentar resultados de tarea sobre controladores /
    pipeline.

 Viernes:

  • Estudiantes entregan la Tarea #6
    (controladores y pipeline)

 

Competencias

POR DEFINIR


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